英文: Why uvm_driver class is not abstract class while other like class uvm_sequence also parameterize...
创建一个给定信号的脉冲。
英文: Create a pulse of a given signal 问题 我有一个名为sig的信号。这个信号可能在多个时钟周期内保持高电平。我想要创建一个脉冲,它应该在信号保持高电平的每个时钟周...
无法从.vh文件中添加标签,因为它是SystemVerilog文件。
英文: Can't add tags from .vh file as systemverilog file 问题 尝试为一些SystemVerilog文件生成标签时,我发现一些文件的文件扩展...
UVM_INFO中数字的含义是什么?
英文: What is the meaning of numbers in UVM_INFO? 问题 以下是已翻译的部分: 以下消息来自通过运行 QuestaSim 模拟 dut 创建的转录文件。数字...
有人知道这段代码与普通的 D FF 代码有何不同吗?
英文: Does anybody know how this code differentiates from normal D FF code? 问题 我正在进行验证项目并检查 DUT,我发现有些地...
使用SystemVerilog接口作为模块的输入端口
英文: Using a SystemVerilog interface as an input port to a module 问题 有多个模块,其中我以输入的形式(除其他事项外)获取以下内容: `...
Ring FIFO 模拟中的未定义输出
英文: Undefined output in Ring FIFO simulation 问题 这是您提供的SystemVerilog代码的翻译部分: 我一直在为SystemVerilog编写FIFO...
SV方法可以监测来自1位到128位的任何数字信号。
英文: SV method which can monitor any digital signal from 1bit...128bit 问题 我有一个测试台(testbench)SV任务,可以检查...
在模块内部和模块外部声明类句柄的区别:
英文: systemverilog: difference between declaring class handle inside module and outside module 问题 案例 ...
如何在信号未知时禁用断言?
英文: How do I disable assertions when signals are unknown? 问题 我正在尝试理解一个多路复用(MUX)示例模块中的一个断言。 我想检查SEL1、...