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结构体类型的本地参数 – 使用默认值 – 仍然需要初始化器吗?

英文: localparam of struct type - using default values - still requires initializer? 问题 应该是这样吗:如果一个str...
huangapple 2023年6月8日142评论system-verilog
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将ASCII转换为7段显示的模块,使用FPGA。

英文: Module that converts ASCII to 7-segment display using FPGA 问题 关于为每个字母都使用 begin 语句的含义,以及是否必要的问题,以...
huangapple 2023年5月29日112评论system-verilog verilog
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Need help in converting verilog module without input & output ports into synthesizable. Because module without input/output ports is not synthesizable

英文: Need help in converting verilog module without input & output ports into synthesizable. Beca...
huangapple 2023年5月28日112评论image system-verilog
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模块名称内的参数

英文: Parameter within module name 问题 Idea being using different axi_buses (Ex: axi_8_bus, axi_32_bus,...
huangapple 2023年5月25日104评论system-verilog verilog
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“Reference signal name from parent module” 可以翻译为 “来自父模块的参考信号名称”。

英文: Reference signal name from parent module 问题 我想引用我的模块输入上的一个信号的名称。 例如,目前我写的是这样的。 sigref_checker #(...
huangapple 2023年5月24日119评论system-verilog verilog
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Why I cannot read and update the register array at the same time in clocked always block with non-blocking statements? (Conwaylife example)

英文: Why I cannot read and update the register array at the same time in clocked always block with no...
huangapple 2023年5月24日120评论system-verilog verilog
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在 $readmemh 命令中,如何指定从起始地址读取到结束地址。

英文: In $readmemh command, how to specify to read from a starting address to ending address 问题 我有一个 3...
huangapple 2023年5月11日123评论matrix slice
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如何在UVM驱动程序中获取被覆盖的事务项?

英文: How do I get overridden transaction item in UVM driver? 问题 我正在尝试在UVM驱动程序中获取重写的事务项。我创建了一个UVM序列项类,...
huangapple 2023年5月10日101评论system-verilog uvm
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如何从继承的 uvm_test 类中仅执行特定的函数?

英文: How do I execute only targeted function from inherited uvm_test class? 问题 您可以在child_class_c的prin...
huangapple 2023年5月10日104评论system-verilog uvm
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明确的赋值模式类型

英文: Explicit assignment pattern type 问题 I'd like to be able to provide an explicit struct type in an...
huangapple 2023年4月20日104评论system-verilog
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