开发者交流平台
开发者交流平台

通过集体智慧和协作来改善编程学习和解决问题的方式。致力于成为全球开发者共同参与的知识库,让每个人都能够通过互相帮助和分享经验来进步。

bj
登录
  • 友情链接
站内
system-verilog

system-verilog

go

If I use a blocking expression in the covergroup, do I need a sample directive from the previous code?

英文: If I use a blocking expression in the covergroup, do I need a sample directive from the previous...
huangapple 2023年3月7日170评论system-verilog uvm
go

为什么我的有限状态机(FSM)不导致组合逻辑?

英文: Why does my FSM not result in combinational logic? 问题 I'm trying to make a fsm and decoder file....
huangapple 2023年3月1日118评论system-verilog vivado
go

禁用fork在fork-join的无限循环中的使用

英文: Use of disable fork inside forever loop of fork-join 问题 在上述任务中,一旦ack_arrival完成,"disable for...
huangapple 2023年2月27日114评论system-verilog
go

如何访问多个模块中的子模块中的信号?

英文: How to access signals in submodules with multiple modules? 问题 I have the following Verilog file ...
huangapple 2023年2月27日127评论system-verilog verilog
go

在期望得到正确输出时获取 Z 值。

英文: Getting Z values when expecting a proper output 问题 以下是您的代码的翻译部分: module ECE228_2( input [7:0] A,...
huangapple 2023年2月20日110评论system-verilog verilog
go

SV随机化 – 使用约束生成不重叠的内存区域

英文: SV randomization - generating non-overlapping memory regions using constraints 问题 以下是您要翻译的部分: 这个...
huangapple 2023年2月10日104评论constraints system-verilog
go

如何在Timing Analyzer中正确计算设备的频率,Intel Quartus

英文: How to correctly calculate the frequency of the device in Timing Analyzer, Intel Quartus 问题 I ha...
huangapple 2023年2月10日107评论system-verilog verilog
go

Real value printed with %f is 0.0000, but condition '>0' does not apply (after using $floor in a task)

英文: Real value printed with %f is 0.0000, but condition '>0' does not apply (after using ...
huangapple 2023年2月8日111评论system-verilog verilog
go

EDA Playground错误VCP5294 “未定义包uvm_pkg”

英文: EDA playground ERROR VCP5294 "Undefined package uvm_pkg" 问题 我正在尝试在EDA playground中编译一个小...
huangapple 2023年1月8日115评论system-verilog uvm
go

如何在SystemVerilog中创建不同大小的接口数组

英文: How to create an array of interface of different size in system verilog 问题 我有一个可配置的模块,其中包含一个端口的接...
huangapple 2020年1月7日176评论system-verilog verilog
4

文章导航

1 2 3 4
name
开发者交流平台
通过集体智慧和协作来改善编程学习和解决问题的方式。致力于成为全球开发者共同参与的知识库,让每个人都能够通过互相帮助和分享经验来进步。
文章117266 留言 4 访客17025603

热门标签

android spring-boot java css arrays typescript pandas sql go flutter javascript spring r reactjs html json c# c++ node.js python

悟已往之不谏,知来者之可追!

今日
00%
已00小时
本周
00%
已过00天
本月
00%
已过00天
今年
00%
已是00月

Copyright ©  开发者交流平台 版权所有.

闽 ICP 备 2022019110 号 - 1
  • 开发者交流平台

    本页二维码