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Why uvm_driver class is not abstract class while other like class uvm_sequence also parameterized class but it is abstract one?

英文: Why uvm_driver class is not abstract class while other like class uvm_sequence also parameterize...
huangapple 2023年8月5日113评论system-verilog uvm
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UVM_INFO中数字的含义是什么?

英文: What is the meaning of numbers in UVM_INFO? 问题 以下是已翻译的部分: 以下消息来自通过运行 QuestaSim 模拟 dut 创建的转录文件。数字...
huangapple 2023年7月23日129评论system-verilog uvm
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如何在UVM驱动程序中获取被覆盖的事务项?

英文: How do I get overridden transaction item in UVM driver? 问题 我正在尝试在UVM驱动程序中获取重写的事务项。我创建了一个UVM序列项类,...
huangapple 2023年5月10日100评论system-verilog uvm
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如何从继承的 uvm_test 类中仅执行特定的函数?

英文: How do I execute only targeted function from inherited uvm_test class? 问题 您可以在child_class_c的prin...
huangapple 2023年5月10日103评论system-verilog uvm
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如何启动继承的uvm_test类?

英文: How do I start inherited uvm_test class? 问题 我试图使用.start()方法而不是uvm_config_db()来启动一个UVM测试类。 我已经注释掉...
huangapple 2023年3月15日116评论system-verilog uvm
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为什么使用`begin/end`允许我在SystemVerilog任务的中间声明变量?

英文: Why does begin/end allow me to declare a variable partway through a SystemVerilog task? 问题 我试图在`...
huangapple 2023年3月9日119评论system-verilog verilog
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If I use a blocking expression in the covergroup, do I need a sample directive from the previous code?

英文: If I use a blocking expression in the covergroup, do I need a sample directive from the previous...
huangapple 2023年3月7日169评论system-verilog uvm
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EDA Playground错误VCP5294 “未定义包uvm_pkg”

英文: EDA playground ERROR VCP5294 "Undefined package uvm_pkg" 问题 我正在尝试在EDA playground中编译一个小...
huangapple 2023年1月8日114评论system-verilog uvm
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