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Mod-16 计数器设计

英文: Mod-16 counter design 问题 该代码是一个16位的计数器模块,但在每个时钟周期内,输出不应该变成15。这是因为在always块中,计数器从0开始,在16个时钟周期内逐次增加...
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非阻塞赋值与if语句

英文: non-blocking assignments with if statements 问题 关于Verilog如何解释这个代码块以及它在FPGA中的综合方式有点困惑。 ... data_re...