英文: how to generate in vhdl in my testbench using a procedure two signals with different frequencies...
输出 IOBUF 上的多个驱动网。
英文: Multiple Driver Nets on output of IOBUF 问题 我编写了以下模块,它将充当标准4线SPI和AD9637 ADC的3线SPI之间的开关。 因此,我实例化了一...
为什么我的Nexys3 FPGA板上的VHDL倒计时器在59和68之间切换?
英文: Why does my VHDL countdown timer on Nexys3 FPGA board switch between 59 and 68? 问题 我在VHDL中创建了一个6...
Vivado VHDL锁存器去除
英文: Vivado VHDL latch removal 问题 在综合项目时,Vivado指出除了W_FILTER进程使用的internal_regChannel和internal_memAddre...
Types do not match between component and entity for port “out1” Without Identifiable Cause.
英文: Fatal: (vsim-3807) Types do not match between component and entity for port "out1" Wit...
Interrupt in Microblaze on AXI_GPIO (XILINX FPGA)
英文: Interrupt in Microblaze on AXI_GPIO (XILINX FPGA) 问题 I study to work with FPGA (Xilinx Kintex Ul...
为什么我的VHDL中的rptr信号会向前移动,即使它不应该?
英文: Why does my rptr signal in vhdl move forward even tho it shouldn't? 问题 抱歉,您的代码有一些字符转义问题,其中的&...
无法将类型 STD_Logic 转换为类型 unsigned。
英文: Cannot convert type STD_Logic to type unsigned 问题 以下是代码的翻译部分: &我正试图在32位MIPS单周期处理器的ALU中创建无符号加...
如何从代码覆盖率报告中排除文件:Modelsim 2021.4(Windows)
英文: Modelsim 2021.4 (Windows): How to exclude files from code coverage report 问题 我正在尝试从我的代码覆盖报告中排除特定...